Job Description 【募集背景】 車載半導体の高機能化・複雑化に伴い、量産テストや不良解析においても、従来の人手・経験依存から、データドリブンかつAI活用型への転換が求められています。 当社では、R-CarやRH850を中核とする車載半導体事業を将来の成長領域と位置づけており、テスト・不良解析技術の高度化が競争力を左右する重要なテーマとなっています。 そこで本ポジションでは、次世代アーキテクチャ（Chiplet／MDP）も見据え、量産現場で実際に使われるテストデータ解析・AI技術を創出するため、体制強化を行います。 【業務内容】 車載向け半導体製品の量産テストおよび不良解析領域において、統計解析手法およびAI技術を活用し、テストデータ解析・不良解析・テスト制御の自動化と高度化を推進するポジションです。 量産現場で蓄積される膨大なテストデータを活用し、品質・コスト・開発スピードの向上に貢献するとともに、ChipletやMDP（Multi‑Die Package）など次世代アーキテクチャに対応したテストデータ解析技術の確立に取り組んでいただきます。 また、技術の体系化および技術継承も重要なミッションの一つです。 【具体的な業務内容】 量産テストデータを活用したデータ解析および不良解析 AI／機械学習技術を用いたテストデータ解析技術の研究・開発 （不良予測、異常検知、解析自動化モデルの開発） テスト効率化および品質向上技術の開発 （アダプティブテスト、テストフィードフォワード／フィードバック技術） 次世代製品（Chiplet／MDP）向けテストデータ解析手法の検討・確立 ※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。 Qualifications 【MUST】 AI／機械学習を含むデータ解析・統計分析の実務経験（5年以上） 半導体テストに関する基礎知識 言語・ツールスキル: Python、Linux 日本語：コミュニケーションレベル 英語：相手の話が聞けるレベル 【WANT】 半導体テストエンジニアとしての実務経験 既存技術やノウハウを体系的に整理・再構成できる力 部門横断でのコミュニケーション力 Chiplet／MDP に関する知識 言語・ツールスキル: Java、SQL、Docker、Git、Jupyter Notebook、FastAPI Additional Information ルネサスは、「To Make Our Lives Easier 」（人々の暮らしを楽“ラク”にする）というPurposeの下、組み込み半導体ソリューションを提供します。高品質とシステムレベルノウハウを兼ね備えた組み込み半導体のリーダーとして、自動車、産業、インフラ・IoT分野向けに、ハイパフォーマンスコンピューティング、組み込みプロセッシング、アナログ＆コネクティビティ、そしてパワーを含めた幅広い製品ポートフォリオを軸とした、スケーラブルで包括的なソリューションを提供しています。 ルネサスは、30か国以上で22,000 人を超える多様性あふれる従業員と共に、限界に挑戦しながら、デジタライゼーションを通じてユーザエクスペリエンスを充実化させ、新たなイノベーションの時代を切り開いていきます。そして世界中の人々やコミュニティの未来のために、持続可能で省エネ効果の高いソリューションの開発に全力で取り組み、「To
Job Description 【募集背景】 自動車の電動化・知能化が進む中、車載SoCはクルマの性能・機能を支える中核技術として位置づけられています。 R-Carシリーズは、CPU、高速インタフェース、メモリ、AI／ビデオ、機能安全、セキュリティなど、多数のSoC IPを高度に統合した大規模SoCとして発展を続けてきました。 この中でも、DDRインタフェースは、SoC全体の性能や信頼性に直結する重要な要素であり、実機評価や信号品質の確認を通じた品質確保がますます重要になっています。 設計の高度化・高速化に伴い、評価段階においても、評価方針の整理や結果の技術的な判断を担える人材の必要性が高まっています。 当部門では、評価の実務に精通し、設計チームやIPベンダと連携しながらDDRインタフェース評価を技術的にリードできる人材を求めています。 評価領域を軸に開発全体に関与し、SoC品質の底上げに貢献いただけることを期待しています。 【業務内容】 車載SoC（R-Carシリーズ）における DDRインタフェース（DDR IF）の評価を技術面でリード - 対象例：LPDDR4X/5/5X/6、DDR PHY、メモリコントローラ関連 実機評価、動作マージン評価、ストレス試験、規格・ガイドライン適合性確認などを通じて、DDRインタフェースの品質・信頼性確保を主導 評価仕様・評価方針の整理、評価項目・条件の設計、評価結果の取りまとめを担当 不具合発生時には、設計チーム、SoCチーム、IPベンダと連携し、原因切り分けおよび対策検討を推進 国内外（日本・インド・ベトナム）の評価・設計メンバーを技術面でリードし、評価の進め方や判断基準の整理を通じてチーム全体の品質向上に貢献 ※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。 Qualifications 【MUST】 DDRインタフェース（LPDDR4/4X/5 等）に関する評価または検証の実務経験 実機評価、マージン評価、ストレス試験などを通じた不具合解析、原因切り分け、対策検討の経験 評価結果を整理し、設計チームや関係者と技術的な議論・調整を行った経験 アナログ回路やアナログ特性に関する知識・評価経験（DDR PHY、PLL、ジッタ、ノイズ、SI/PI、電源品質など） インド・ベトナムの設計拠点およびIPベンダと、英語で技術的な連携・調整ができること 日本語：コミュニケーションレベル 【WANT】 DDR PHY、メモリコントローラ、ボードレベル評価など、DDR IFにおける評価リードまたはサブリード経験 オシロスコープ、ロジックアナライザ等を用いたDDR信号・タイミング・電源関連の測定・解析経験 外部IPベンダとの技術的な問い合わせ、課題調整、評価結果共有の経験
Job Description 【募集背景】 本チームは、PCP向けSPS（Smart Power Switch）用FETの設計を担っています。直近1年間で体制の変化があり、加えて新世代MV FET（REXFET2／REXFET3）の開発・展開も進行中です。 SPS FET事業は今後2年間で出荷数量が約3倍に拡大する見込みであり、事業成長を牽引する中核人材として、経験豊富なデバイスエンジニアを募集しています。 【職務概要】 12V～80V用途向けのスイッチングパワーMOSFETの開発において、 デバイス構想から量産・評価まで、製品ライフサイクル全体に携わるポジションです。 高性能・高信頼性・量産性を両立したデバイス技術を開発し、事業および技術の両面で大きなインパクトを創出していただきます。 【主な業務内容】 高性能・高信頼性パワーMOSFETの新規デバイス構造の立案・開発 デバイス性能、耐久性、コストを考慮した構造最適化 プロセスエンジニアと連携した新規プロセスフロー・設計ルールの策定 TCADシミュレーションを用いた設計検証および感度分析 歩留まりに影響する設計・プロセスパラメータの特定と最適化 CAD／レイアウトチームと協働したテストマスク・製品マスク設計 分割実験（Split実験）の設計・評価・解析 アプリケーション／テストエンジニアと連携した特性評価・試験手法の確立 実測データ解析による課題抽出、デバイス設計・プロセス改善 既存パワー半導体製品に対する技術サポート ※職務内容や勤務地の詳細・将来的な変更の可能性については、面接時にご説明します。 Qualifications 【MUST】 半導体デバイスのプロセスインテグレーションに関する経験または知識 半導体デバイスの信頼性物理に関する理解 TCADによるプロセスおよびデバイスシミュレーションの経験（特に Sentaurus の使用経験があれば望ましい） 英語：日常業務において支障なくコミュニケーションが取れるレベル（会話力） 日本語：ビジネスレベルでのコミュニケーション能力 【WANT】 製品マスクおよびテストマスクのレイアウト設計経験 （特に Cadence
Job Description 【採用背景】 自動車にも搭載されるHighPerformanceSoC製品は、CASE（コネクテッド、自動運転、シェアリング、電動化）に代表される自動車の電子化/高機能化を実現するためのキーパーツである。従来以上に機能、性能の向上が求められ、SoCは大規模化、複雑化が加速しています。非車載分野の半導体ベンダの市場参入で競争が激化しコスト競争力向上も課題です。タイミング設計の観点では大規模、複雑なSoC製品を短TATでの効率的な開発が必須であり、Innovativeに製品開発できるエンジニア/リーダーを募集しています。 また、設計はベトナム,インドの設計拠点（言語：英語）と協働開発している為、グローバルに活躍できるエンジニアを期待しております。 【具体的な仕事内容】 SoCタイミング設計(STA,SDC,Synthesis)業務の設計エンジニアまたは設計リーダー。タイミング設計（静的タイミング解析、タイミング制約解析、論理合成の技術開発、製品適用） 静的タイミング解析：市販STAツールを用いたタイミング設計 タイミング制約解析： 市販STAツールと内製ツールを用いたタイミング制約妥当性検証 論理合成： 市販論理合成ツールを用いた論理合成 静的タイミング解析、タイニング制約解析、論理合成のいずれの場合も、海外拠点と協業 ※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。 【業務のやりがい】 Physical Designの業務では、マネージャーも実設計に深く関わり、製品開発の遂行と開発フローの改善を牽引します。設計現場に近い立場で、LSI製品設計を最終的に仕上げる重要な役割を担っていただけます。 車載用途としては最先端である3nmプロセスノードを使用しており、デジタルバックエンド設計の難しさもやりがいもトップレベルにあると自負しています。また、海外のEDAベンダーやデザインセンターとも協業しているため、グローバルな組織の一員として業務に参画できます。 【求める人材像】 困難さに立ち向かう姿勢をお持ちの方 リーダーシップに長けている方 全体的を見れる方 ソリューション提案力をお持ちの方 業務で英語を使用することに抵抗のない方 Qualifications 【MUST】 5年以上、デジタルLSI設計経験（うち3年以上のタイミング設計（静的タイミング解析、タイミング制約解析）経験含む） 英語または日本語のどちらかがビジネスレベル（もう一方が日常会話レベル） 【WANT】 ハードウエア記述言語の理解 (ex. Verilog-HDL) 実務での英語利用経験 マネージメント経験 将来的にマネージメントにご興味がある方 Additional Information SoC技術が切り拓くグローバルな車載エレクトロニクス設計の新時代 本ポジションにご興味をお持ちの方は、以下の連絡先までお気軽にご連絡ください。 If you